مقاله #104

چکیده:

تا همین اواخر، طراحی ریزپردازنده محاسبات محور بودند. تراشه ارتباطاتی اغلب نادیده گرفته می شد. و این به دلیل سرعت تراشه ارتباطاتی تک چرخه بوده است. همچنین قدرت اتصال دهنده در مقایسه با قدرت ترانزیستور ناچیز بوده است. با طراحی niprocessor ایی که بازده نزولی را فراهم می کنند و ظهور تراشه های چند پردازنده(CMPs) در سیستم های مسیر اصلی، شبکه تراشه ای که هسته های پردازش مختلفی را به هم متصل می کند تبدیل به بخش مهمی از طراحی می شود. مینیاتورسازی ترانزیستور منجر به افزایش تاخیر سیم جهانی، و قدرت اتصال دهنده در مقایسه با قدرت ترانزیستور می شود. طرح های پیشنهادی طراحی تراشه های چند پردازنده (CMP) دیگر نمی توانند از تعامل بین سلسله مراتب حافظه و شبکه اتصال که عناصر مختلف را به هم وصل می کند، چشم پوشی کند. این مستلزم یک مدل شبکه اتصال دقیق و صحیح درون یک چارچوب ارزیابی کامل سیستم است. نادیده گرفتن جزئیات اتصال در هنگام شبیه سازی معماری یک CMP ممکن است منجر به نتایج نادرستی شود. همچنین تجزیه و تحلیل تاثیر تکنیک های بهینه سازی شبکه اتصال در رفتار سیستم کامل مهم شده است.

در این راستا، ما یک مدل شبکه اتصال چرخه دقیق تفصیلی(گارنت) را درون چارچوب شبیه سازی کامل سیستم GEMS توسعه داده ایم. مدل های گارنت یک روتر لوله ای 5 مرحله ای کلاسیک با کانال مجازی کنترل جریان اند. جزئیات معماری میکرو، مانند بافرهای ورودی سطح انتقال ، منطق مسیریابی ، تخصیص ها و سوئیچ نوار متقاطع (گزينه شطرنجي)، مدل شده اند. گارنت، همراه با GEMS ، یک مدل زمان بندی حافظه سیستم دقیق و صحیح را فراهم می کند.

برای نشان دادن اهمیت و تاثیر بالقوه گارنت، ما ارزیابی مشترک و تخصصی به L2 CMP با واقع بینانه دولت از هنر، اتصال شبکه در برابر سنگهای اصلی ساده شبکه می باشد.